シフトレジスタ造句

• 送信回路はデータを貯めておくシフトレジスタと，その制御回路で構成する。
  发送回路由储存数据的移位寄存器及其控制回路构成。
• （２）ｃｉｒｃｕｉｔ　Ｂ：ＣＭＯＳシフトレジスタ，
  （１）ｃｉｒｃｕｉｔ　Ａ：ＣＭＯＳ环形振荡器。
• Ｎ段の線形フィードバックシフトレジスタは，１　ｂｉｔを記憶するｎ個のフリップフロップＡ１，．．．，Ａｎで構成されている．
  ｎ段的线形反馈移位寄存器由记忆１　ｂｉｔ的ｎ个体的触发器Ａ１，．．．，Ａｎ构成。
• 受信部の回路のゼロ検出回路，シフトレジスタ制御回路，およびデータバッファ用シフトレジスタ部の動作について説明した。
  说明了接收处的回路的零检测回路，移位寄存器控制回路，以及数据缓冲器用的移位寄存器的动作。
• 受信部の回路のゼロ検出回路，シフトレジスタ制御回路，およびデータバッファ用シフトレジスタ部の動作について説明した。
  说明了接收处的回路的零检测回路，移位寄存器控制回路，以及数据缓冲器用的移位寄存器的动作。
• Ｎ　ｂｉｔの線形フィードバックシフトレジスタ（ＬＦＳＲ）を用いることで，投票者数ｍに対して，通信量および，計算量の効率化を図っている．
  通过使用ｎ　ｂｉｔ的线形反馈移位寄存器（ＬＦＳＲ），对投票者数ｍ，有效地进行通讯量及计算量分配。
• 特に交差は現在はシフトレジスタを用いてビットごとに逐次処理する回路となっているが，処理速度の向上のためには複数ビットを並列に処理することが必要である．
  特别是现在交叉是利用移位寄存器按字节逐次处理的回路，为提高处理速度，有必要并列处理复数字节。
• また，全体の配線を行う際に，シフトレジスタ間，クロックラインなどから優先的に配線を行い，信号遷移確率の高いネットの配線長ができるだけ短くなるようにした．
  另外，在进行全体的配线时，从转换寄存器间，时钟线等优先进行配线，使得信号迁移概率高的网络的配线长尽可能变短。
• ここで，　ＬＵＣＡＳ　１は，演算処理部においてシフトレジスタ型の構成を採用したものであり，　ＬＵＣＡＳ　２はアレイプロセッサおよび高基数除算型の構成を採用したものである．
  在这里，ＬＵＣＡＳ１是运算处理部分中采用移位寄存器型构成的运算程序块，ＬＵＣＡＳ２是数组处理器以及高基数除法型构成的运算程序块。
• 入力の量子化ビット数をＮｉｎとしたとき，Ｎｉｎ×Ｎｃビットのデータシフトレジスタ，Ｎｃ個のＰＮ系列レジスタ（各１ビット），積と総和加算を算出する演算回路で構成されている．
  在将输入的量子化位数作为Ｎｉｎ时，Ｎｉｎ×Ｎｃ位的数据转换寄存器，Ｎｃ个ＰＮ系列的寄存器（各１位），由算出积和总和相加的操作电路中构成。
• カウンタの値が小さい方の交差ポイントの値より小さい間はシフトレジスタは自分の最上位ビットを自分の最下位ビットへ，大きくなるともう１つのシフトレジスタの最下位ビットへとシフトを行っていく．
  当计数器的值比小的交叉点的值还要小时，移位寄存器将自己的最上位字节移动到自己的最下位字节，随着不断增大，移动到另一个移位寄存器的最下位字节。
• カウンタの値が小さい方の交差ポイントの値より小さい間はシフトレジスタは自分の最上位ビットを自分の最下位ビットへ，大きくなるともう１つのシフトレジスタの最下位ビットへとシフトを行っていく．
  当计数器的值比小的交叉点的值还要小时，移位寄存器将自己的最上位字节移动到自己的最下位字节，随着不断增大，移动到另一个移位寄存器的最下位字节。
• Ｌｏｎｇ　ＦＦＴの場合は１，０２４サンプルを入力とするが，図３のようにＰＦＢ入力開始位置（＝出力位置）とは大きくずれているため，入力ＰＣＭデータに関してシフトレジスタ的なバッファを持っている．
  ｌｏｎｇ　ＦＦＴ的情况下输入１，０２４样本，但与图３的ＰＦＢ输入起始位置（＝输出位置）偏离很大，因此关于输入ＰＣＭ数据，有移位寄存器的缓冲区