メモリバンド幅造句

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それゆえ，本高速計算システムでは内部メモリバンド幅が広いＦＰＧＡが必要となる．
为此，本高速计算系统中需要内部存储器频带宽度宽的ＦＰＧＡ。
その結果，オンチップ化されたメモリバスは容易に拡幅可能となり，メモリバンド幅が劇的に向上する．
其结果表明，单片芯片化后的内存总线容易扩展带宽，内存带宽可以戏剧性的得到提高。
高いメモリバンド幅の提供と大容量２次キャッシュメモリの採用により多くのアプリケーションの高速実行を可能とした．
通过提供高存储宽度以及采用大容量２级高速缓存，使大量的应用程序的高速运行成为了可能。
スピンロックには，メモリバンド幅浪費を避けるためｔｅｓｔ―ａｎｄ―ｔｅｓｔ―ａｎｄ―ｓｅｔアルゴリズム☆☆を用いた．
在自旋锁里面，为了避免记忆条幅度的浪费，使用了ｔｅｓｔ―ａｎｄ―ｔｅｓｔ―ａｎｄ―ｓｅｔ计算程序算法☆☆。
したがって，すでに述べたように，ｎ倍の並列処理（ｎ格子の並列処理）を実現するためにｎ格子分のメモリバンド幅を必要としている．
因此，如同已经记述的那样，为了实现ｎ倍的并列处理（ｎ个格子的并列处理），需要ｎ个格子的存储器频带宽度。
つまり，高オンチップ?メモリバンド幅の活用を目的としてラインサイズを拡大した場合，プログラムによっては性能が低下する場合がある．
也就是说，在以活用高集成单片内存带宽为目的，扩大管道容量的情况下，根据不同的程序，有时性能会降低。
２．１節で述べたように，ラインサイズを拡大することで，ＤＲＡＭ／ロジック混載ＬＳＩの特徴である高オンチップ?メモリバンド幅を活用できる．
如２．１节所述，通过扩大管道容量，可以活用ＤＲＡＭ／逻辑混载ＬＳＩ的特征－高集成单片内存带宽。
以下，２章では，ＤＲＣＭ型のＤＲＡＭ／ロジック混載ＬＳＩにおいて，高オンチップ?メモリバンド幅を活用する際の利点と欠点を整理する．
以下，在第２章中，对于ＤＲＣＭ型的ＤＲＡＭ／逻辑混载ＬＳＩ，将整理在活用高集成单片内存带宽时的优缺点。
２．１節において，高オンチップ?メモリバンド幅活用の利点は，「ミス?ペナルティの増加をともなわずにラインサイズを拡大可能な点」にあると述べた．
如２．１节中所述，活用高集成单片内存带宽的优点在于“不会伴随着缺失代价的增加，可以扩大管道容量”。
ＦＦＴのバタフライ演算を実行するＢｕｔｔｅｒｆｌｙコアはあまり工夫しても、それに見合うだけのメモリバンド幅が実現できなければあまり大きな意味を持たない。
执行ＦＦＴ的蝴蝶演算的Ｂｕｔｔｅｒｆｌｙ核即使花费功夫进行处理，如果没有与之相对应的存储器带宽，则基本上没有较大的意义。
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またＦＰＧＡを使用することで，チップ内部に任意の幅のＲＡＭを構成することが可能となり，このような高並列処理におけるメモリバンド幅ネックの問題点を解決することができた．
另外，通过使用ＦＰＧＡ，芯片内部就可以构成任意宽度的ＲＡＭ，就可以解决这样的高并列处理中的存储带宽窄路的问题。
しかし，これらのアーキテクチャは探索場所の移動において変則的なメモリアクセスを要し，メモリバンド幅が制限されるＤＳＰ組み込み等の用途では性能向上が難しい。
但是，这些体系结果在探索场地发生变化时需要进行不正规的存储器存取．在存储区间幅度受到限制的ＤＳＰ编入等作用上提高性能是很困难的。
これに対し，ＤＲＡＭ／ロジック混載ＬＳＩでは，Ｉ／Ｏピン?ボトルネックが解消されるため，高オンチップ?メモリバンド幅を実現できる（式（２）のＢａｎｄＷｉｄｔｈを大きくできる）．
对此，在ＤＲＡＭ／逻辑混载的ＬＳＩ中，由于解消了Ｉ／Ｏ针瓶颈，可以现实高集成单片内存带宽（可以扩大公式（２）的ＢａｎｄＷｉｄｔｈ）。
図１で明らかなように，いかにメモリバンド幅が高バンド幅になろうとも，いかに通信リンクが高速になろうとも，ＮＩＣがＰＣＩバスに搭載される以上，ＰＣＩバスのたかだか半分の６６ＭＢ／ｓで律速されてしまう．
从图１可以看出，无论内存带宽如何增加，通信线路速度如何加快，只要ＮＩＣ是连接在ＰＣＩ总线上，速度最高只能达到ＰＣＩ总线的二分之一即６６ＭＢ／ｓ。
これらのキャッシュは，ＤＲＡＭ／ロジック混載ＬＳＩの特徴である高オンチップ?メモリバンド幅を有効に活用し，その潜在能力を引き出すことで，高性能かつ低消費エネルギーなオンチップ?メモリシステムの実現を可能にする．
这些高速缓冲将有效利用ＤＲＡＭ／逻辑混载ＬＳＩ的特征－高集成度单片内存带宽，通过引导该潜在能力，可以实现高性能、低能耗的单片内存系统。
それらには，ビジーループがＣＰＵサイクルやメモリバンド幅を浪費する問題，デッドロックの問題，そして，ロックを保持しているＯＳのプロセスがｄｅｓｃｈｅｄｕｌｉｎｇされている間，他のプロセスが長時間そのロックを獲得できなくなる問題（ｃｏｎｖｏｙｉｎｇ）が含まれる．
这些当中还包含着实行中浪费ＣＰＵ运转或者是记忆条宽度的问题，解不开锁的问题，还有保存锁的ＯＳ的过程被ｄｅｓｃｈｅｄｕｌｉｎｇ时，其他的处理在长时间内不能获得这个锁的问题（ｃｏｎｖｏｙｉｎｇ）。
このため，本研究では（１）送り途径処理の導入，（２）限られたメモリバンド幅により生じる正しく計算ができない部分を再計算する，（３）ＦＰＧＡの内部メモリを有効に活用し，計算途中状態を適切に記憶させることにより正しく計算できない部分を減らす，という計算方式を提案した．
为此，本研究提案了这样一种计算方法：（１）引入了传递途径处理，（２）通过有限的存储器频带宽度再次计算不能正确计算的部分，（３）有效地活用ＦＰＧＡ的内部存储器，通过适当地存储计算途中状态而减去不能正确计算的部分。
さらに，ＮＥＣＳＸ―４ではＰＯＷＥＲ２プロセッサと同様に浮動小数点演算命令とロード＋ストア命令をオーバラップして実行できること，そして４ＣＰＵの場合でもメモリバンド幅に余裕があるために，ロード＋ストア命令の実行サイクルは浮動小数点演算命令の実行サイクルに隠れる場合が多くなる．
而且，与ＰＯＷＥＲ２处理器一样，ＮＥＣＳＸ―４可以执行浮动小数点演算命令和加载存储命令，而且为了实现４ＣＰＵ的情况下带宽的充足，加载存储命令的实行周期隐藏到浮动小数点演算命令的实行周期的几率就会变大。